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发布时间:2019-10-17  分类:最近大事件  作者:admin  浏览:108

  摩尔定律是否失效了?近年来,这一评论不绝于耳。

  跟着芯片工艺技能不断演进,芯片规划和制作本钱都在呈指数级添加,上一年开端有两家大型芯片制作商先后抛弃先进工艺研制,一起,先进工艺每一代至少较上一代添加30%~50%的规划本钱。

  “技能会继续发展,芯片集成度会继续添加,可是像曩昔那样进步功用、下降功耗而不添加本钱现已不存在了。”近来,在承受榜首财经记者专访时,赛灵思中心工程部芯片技能副总裁吴欣告知记者,除了继续经过晶体管微缩来进步密度之外,异构集成(Heterogeneous Integration,HI)也被认为是增强功用及下降本钱的可行办法,是连续摩尔定律的新途径。

  研制本钱越来越高

  芯片职业是典型的人才密布和资金密布型高风险工业,假设没有许多用户摊薄费用,芯片本钱将直线上升。华为曾向媒体泄漏7nm的麒麟980研制费用远超业界预估的5亿美元,紫光展锐的一名作业人员则对记者表明,(5G Modem)研制费用在上亿美元,光流片就特别费钱,还有团队的继续投入,累计参加项目的工程师有上千人。

  一方面,制作本钱不断攀升。吴欣指出,因为运用屡次曝光(multi-patterning),从20nm开端,芯片制作本钱便上升很快。“本来一次曝光,现在两次:本来一个机台一天做4000片wafer(晶圆),现在两次曝光只能做2000片了。一片晶圆自始至终大约需求几十步的光刻进程,假设光刻占设备本钱的一半,有一半都需求两次曝光,本钱就添加了25%。”

  作为芯片制作业中最中心的设备,光刻机也越来越贵重。“整个业界花了二三十年的时刻把EUV(极紫外光)做出来,往后几代光刻都会运用EUV。一台EUV光刻机就可能需求2亿美金。台积电英特尔的新工艺生产线都需求十几台这样的设备。”吴欣告知记者。

  越来越高的费用也让晶圆代工厂望而生畏。格芯(GlobalFoundries)上一年8月正式对外宣告抛弃7nm和更先进制程的研制,并调整相应研制团队来支撑强化的产品组合计划。此前,台联电也宣告抛弃12nm先进制程的出资

  商场调研组织IC Insights猜测,未来5年有才能投入先进制程的晶圆代工厂只要台积电、三星和英特尔,在剧烈竞赛之下,必定会让定价压力会一路延烧。

  另一方面,规划本钱也不断上涨,每一代至少添加30~50%的规划本钱,主要是“人头费”。吴欣表明,关于芯片规划而言,此前迭代无需考虑新的工艺问题,“只需了解65nm比90nm小多少,能够直接把90nm上的规划拿到65nm工艺上,从头规划一下立刻就能做,整个进程半年、一年就完成了。但现在7nm和16nm有许多不相同的当地,不能把16nm的规划直接放到7nm上,从架构到规划到后端都要做许多改动。”

  因为芯片规划越来越杂乱,规划的周期和人数都要添加。“曩昔规划一年现在需求两年;曩昔1000人一年,现在2000人两年,变成四倍了。”关于绝大多数芯片制作厂商而言,这无疑是一个非常大的担负。

  因而,关于一些超大数据企业纷繁自己造芯的现象,吴欣指出,“这些芯片自身不必定挣钱,但谷歌、百度阿里巴巴这些数据公司会想做自己的芯片是因为这会让企业自己的搜索引擎等事务更有功率,在体系层面上能够享受到优点。”

  可是关于创业企业而言,本钱、人才和客户都存在问题,“即便大如谷歌,做TPU的团队也并不大,远不行规划芯片并保持芯片迭代,需求外包给芯片公司,其他的创业公司又有多少钱和人?”

  异构集成成为新潮流

  在芯片规划和制作本钱越来越高的情况下,异构集成作为先进封装技能越来越受重视,被认为是添加芯片功用,及下降本钱的可行办法,也被视为连续摩尔定律的新途径。

  异构集成主要指将多个独自制作的部件封装到一个芯片上,以增强功用性和进步作业功用,能够对选用不同工艺、不同功用、不同制作商制作的组件进行封装。经过这一技能,工程师能够像搭积木相同,在芯片库里将不同工艺的小芯片拼装在一起。

  吴欣举例称,“咱们做榜首颗异构集成芯片是V2000T。假设其时不必异构集成的话,芯片要大许多。这么大的芯片良率太低,一片12寸的晶圆在其时只能出两个经过良品测验的芯片。”

  他解说称,良率和面积并不是线性联系,而是呈指数联系,“假设把这颗本来很大的芯片切分红四块,每片晶圆能有100个经过良品测验的裸晶片,再把每四个组成一颗完好的芯片,就能够有25颗芯片。考虑到额定的一些丢失,即便丢失一半也还剩12颗;对客户来说,也不需求花6倍的价钱去买。”

  以赛灵思的FPGA产品为例,吴欣告知记者,经过选用异构集成技能,最近几代FPGA包容的最大逻辑单元数量比起仅靠摩尔定律添加了70%乃至一倍以上。

  不过,异构集成在连续摩尔定律的一起也面对可靠性、散热、测验难度等多方面的应战。

  更杂乱的封装技能意味着测验也更难。惯例的芯片测验中,一个芯片测验后进行封装再进行全体测验。而体系化封装中,对每个小芯片的功用测验以及全体体系的测验无疑让芯片测验变得愈加杂乱。

  吴欣指出,异构集成并不简略,要让集成的芯片和单片芯片具有相同的可靠性需求许多作业。

  一起,他着重,异构集成年代更垂青终端使用场景,而不是功用越强越好,“曾经摩尔定律的黄金年代,芯片工艺从90nm到65nm到40nm,不必想,40nm必定比65nm要好。 可是异构集成不是这样,才能越强本钱也越高,并不存在哪种技能必定更好,而是说你的产品最适合哪个就去选哪个。”

(责任编辑:DF506)

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